[Verilog_RTL]_LOGIC_GATE

Symbol

[그림 1] Loigic_gate

 

 

사용 코드

module logicgate (iA, iB, oAND, oOR, oNOT, oNAND, oNAND2);
 
    input iA, iB;                        // 입력: iA, iB (1비트 입력 신호)
    output oAND, oOR, oNOT, oNAND, oNAND2; // 출력: AND, OR, NOT, NAND, NAND2 결과
 
    wire s0;                             // 내부 연결 신호 (oNAND2 생성용)
 
    and  U0 (oAND,   iA, iB);            // oAND = iA AND iB
    or   U1 (oOR,    iA, iB);            // oOR = iA OR iB
    not  U2 (oNOT,   iA);                // oNOT = NOT iA
    nand U3 (oNAND,  iA, iB);            // oNAND = iA NAND iB
    and  U4 (s0,     iA, iB);            // s0 = iA AND iB
    not  U5 (oNAND2, s0);                // oNAND2 = NOT s0 = NAND 결과 (다른 방식으로 생성)
 
endmodule

 

Schematic

[그림 2] Logic_gates_Schematic