[Verilog_RTL]_HALF_ADDER_GATE

Symbol

[그림 1] Half_adder gate

사용 코드

 

 
module half_adder (a, b, sum, cout); 
 
    input  a, b;                      // 입력 비트 a, b (1비트)
    output sum, cout;                // 출력 포트 sum(합), cout(자리올림)
 
    wire   sum, cout;                // 출력 신호를 wire로 선언 
 
    assign sum  = a ^ b;             // sum = a XOR b → 두 입력의 합 계산
    assign cout = a & b;             // cout = a AND b → 자리올림 계산
 
endmodule

 

Schematic

[그림 2] Half_adder_Schematic