[Verilog_RTL]_INVERTER

 

사용 코드

module inverter (in, out);
 
    input in;        // 입력 신호 (1비트)
    output out;      // 출력 신호 (1비트)
    wire out;        // out 신호는 wire 타입 (output은 기본적으로 wire이므로 이 줄은 생략 가능)
 
    // assign 문을 사용하여 in의 반전 값을 out에 할당
    // 입력이 1이면 출력은 0, 입력이 0이면 출력은 1
    assign out = ~in;
 
endmodule

 

Schematic