[Verilog_RTL]_FULL_ADDER_GATE

Symbol

[그림 1] Full_adder gate

사용 코드

 

 
module Full_adder (a, b, cin, sum, cout); 
 
    input  a, b, cin;                 // 입력: a, b (덧셈할 두 비트), cin (자리올림 입력)
    output sum, cout;                // 출력: sum (합), cout (자리올림 출력)
 
    wire c1, c2;                      // 내부 연결용 wire (※ 여기선 실제로 사용되진 않음)
 
    assign sum  = (a ^ b) ^ cin;      // 합: a와 b를 XOR한 값과 cin을 다시 XOR
    assign cout = (a & b) | ((a ^ b) & cin);  
    // 자리올림: a와 b가 모두 1이거나, (a XOR b)가 1이고 cin도 1인 경우
 
endmodule

 

Schematic

[그림 2] Full_Adder_Schenatic