[Digital Logic Gate]_4x1Multiplexer_LOGIC

Schematic

 Schematic 구성

• 2x1MUX 3 개

[그림 1] 4x1MUX_LOGIC_Schematic

Symbol

[그림 2] 4x1MUX_LOGIC_Symbol

Simualtion 측정 과정

[그림 3] 4x1MUX_LOGIC_TEST

VINC, VIND Propertise / S0, S1 Propertise 설정

[그림 4] 왼 VNIC Propertise / 오 VIND Propertise

 

[그림 5] 왼 S0 Propertise / 오 S1 Propertise

Choosing Analyses 설정

[그림 6] Choosing Analyses 설정

Simualtion

[그림 7] 4x1MUX_LOGIC_Simualtion Layout

Layout

[그림 8] 4x1MUX_LOGIC_Layout

• Layout size :  가로 : 13.63 µm
                          세로 7.4 µm
                          13.63*7.4 = 100.86 µm^2
• Transistor  42 개 사용