[Digital Logic Gate]_2x1Multiplexer_LOGIC

 

Schematic

 Schematic 구성

• 2NAND 3개
• NOT 1개

[그림 1] 2x1MUX_LOGIC_Schematic

Symbol

[그림 2] 2x1 MUX_LOGIC_Symbol

Simualtion 측정 과정

[그림 3] 2x1MUX_LOGIC_Simulation_ TEST

VNIB Propertise / S0 Propertise 설정

[그림 4] 왼 VNIB Propertise 오 S0 Propertise

 
 파형을 확인할 때는 최소한 5~10주기는 확인해야하기 때문에 VINB Period와 Pulse width를 S0 Propertise에서는 10배로 설정한다.

 

Choosing Analyses 설정

[그림 5] Choosing Analyses 설정

Simualtion

[그림 ] 2x1MUX_LOGIC_Simulation

Layout

[그림 4] 2x1MUX_LOGIC_Layout

 

• Layout size :  가로 : 4.63 µm
                          세로 5.87 µm
                          4.63*5.87 = 27.1781 µm^2
• Transistor 14 개 사용