[Digital Logic Gate]_4NOR

Schematic

Schematic 구성

• NMOS
   L = 100 µm / W = 1 µm
• PMOS
   L = 100 µm / W = 5.96 µm

[그림 1] 4NOR_Schematic

Symbol

[그림 2] 3NAND_Symbol

Simualtion

[그림 3] 4NOR_Simulation

Layout

[그림 4] 4NOR_Layout

• Layout size :   가로 9.51 µm
                           세로 2.28 µm
                           9.51*2.28 = 21.6828 µm^2