[Digital Logic Gate]_4NAND

Schematic

Schematic 구성

• NMOS
   L = 100 µm / W = 1  µm
• PMOS
   L = 100 µm / W = 2.14 µm

[그림 1] 4NAND_Schematic

Symbol

[그림 2] 4NAND_Symbol

Simualtion

[그림 3] 4NAND_Simulation

Layout

[그림 4] 4NAND_Layout

• Layout size : 가로 2.28 µm
                       세로 9.51 µm
                           9.51*2.28  = 21.6828 µm^2