[Digital Logic Gate]_3NOR

Schematic

Schematic 구성

• NMOS
   L = 100 µm / W = 1 µm
• PMOS
   L = 100 µm W = 5 µm

[그림 1] 3NOR_Schematic

 

Symbol

[그림 2] 3NOR_Symbol

Simualtion

[그림 3] 3NOR_Simulation

 

Layout

[그림 4] 2NOR_Layout

• Layout size : 가로 1.785 µm
                        세로 8.31 µm
                             8.31*1.785 = 14.83335 µm^2