[Digital Logic Gate]_3NAND

Schematic

Schematic 구성

• NMOS
   L = 100 µm / W = 1 µm
• PMOS
   L = 100 µm / W = 2.31 µm

[그림 1] 3NAND_Schematic

Symbol

[그림 2] 3NAND_Symbol

Simualtion

[그림 3] 3NAND_Simulation

Layout

[그림 4] 3NAND_Layout

 

• Layout size : 가로 2.16 µm
                        세로 5.62 µm
                             5.62*2.16 = 12.1392 µm^2