[Digital Logic Gate]_2NOR

Schematic

[그림 1] 2NOR_Schematic

Schematic 구성

• NMOS
   L = 100 µm / W = 1 µm
• PMOS
   L = 100 µm / W = 3.99 µm

Symbol

[그림 2] 2NOR_Symbol

Simualtion

[그림 3] 2NOR_Simulation

Layout

[그림 4] 2NOR_Layout

• Layout size : 가로 1.44 µm
                        세로 7.06 µm
                            7.06*1.44 = 10.16 µm^2