[Digital Logic Gate]_2NAND

Schematic

Schematic 구성

• NMOS
   L = 100 µm / W = 1 µm
• PMOS
   L = 100 µm / W = 2.53 µm

[그림 1] 2NAND_Schematic

 

Symbol

[그림 2] 2NAND_Symbol

 

Simualtion

[그림 3] 2NAND_Simulation

Layout

[그림 4] 2NAND_Layout

 

• Layout size : 가로 1.72 µm
                        세로 5.6 µm
                             5.6*1.72 = 9.632 µm^2