[Digital Logic Gate]_4BIT_ADDER_SUBTRACTOR

Schematic

[그림 1] 4BIT_ADDER_SUBTRACTOR_Schematic

Symbol

[그림 2] 4BIT_ADDER_SUBTRACTOR_Symbol

 

Simualtion

 

[그림 6] 4BIT_ADDER_SUBTRACTOR _Simulation

Layout

[그림 4] 4BIT_ADDER_SUBTRACTOR _Layout

 

• Layout size : 가로  53.77 µm
                        세로 9.6 µm
                            53.77  * 9.6  = 516.19   µm^2

DRC

[그림] 4BIT_ADDER_SUBTRACTOR _DRC

 

LVS

[그림] 4BIT_ADDER_SUBTRACTOR _LVS