[Digital Logic Gate]_TRANSMISSION_D-FF

Schematic

[그림 1] TRANSMISSION_D-FF_Schematic

 

Simualtion

[그림 2] TRANSMISSION_D-FF_Simulation

 

Layout

[그림 3] TRANSMISSION_D-FF_Layout

 

[그림 4] Area Optimization 가능 확인

[그림 5] 초기_TRANSMISSION_D-FF_Layout_

 

[그림 6] Area Optimization_TRANSMISSION_D-FF_Layout

 

Layout size 

	W	H	Area( µm^2)
초기_TR_D-FF	9.07	6.97	63.2179
Area Optimization_TR_D-FF	7.9	7.08	55.932