[Digital Logic Gate]_4BIT_ADDER

Schematic

[그림 1] 4BIT_ADDER_Schematic

Symbol

[그림 2] 4BIT_ADDER _Symbol

 

Simualtion

[그림 3] Half_Adder_Simulation_Schematic

Propertise 설정

 

[그림 4] VDD Propertises / VSS Propertises

[그림 5] VINA Propertises / VINB Propertises

[그림 6] VINC Propertises / VIND Propertises

[그림 7] VINE Propertises / VINF Propertises

[그림 8] VING Propertises / VINH Propertises

[그림 9] 4BIT_Adder_Simulation

Layout

[그림 10] 4BIT_Adder_Layout

 

• Layout size : 가로  37.54 µm
                        세로 9.085 µm
                            37.54 * 9.085 = 341.05 µm^2

DRC

[그림 11] 4BIT_ADDER_DRC

LVS

[그림 12] 4BIT_ADDER_LVS