[Digital Logic Gate]_FULL_ADDER

Schematic

[그림 1] Half_Adder_Schematic

Symbol

[그림 2] FULL_Adder_Symbol

Simualtion

[그림 3] Full_Adder_Simulation_Schematic

Propertise 설정

 

[그림 4] VDD Propertises / VSS Propertises

 

[그림 5] VINA Propertises / VINB Propertises

 

[그림 6] CIN Propertises

 

[그림 7] Full_Adder_Simulation

Layout

[그림 8] Full_Adder_Layout

• Layout size :  가로 11.11 µm
                        세로 7.315 µm
                            11.11 * 7.315 = 81.269 µm^2