[Digital Logic Gate]_HALF_ADDER

Schematic

[그림 1] Half_Adder_Schematic

Symbol

[그림 2] Half_Adder_Symbol

Simualtion

[그림 3] Half_Adder_Simulation_Schematic

Propertise 설정

 

[그림 4] VDD Propertises / VSS Propertises

 

[그림 5] VINA Propertises / VINB Propertises

 

 

[그림 6] Half_Adder_Simulation

Layout

[그림 4] Half_Adder_Layout

 

• Layout size : 가로   4.6 µm
                        세로 6.525 µm
                            6.525 * 4.6 = 30.015  µm^2