[Digital Logic Gate]_16x1Multiplexer_Logic

Schematic

[그림 1] 16x1MUX_Logic_Schematic

Symbol

[그림 2] 16x1 MUX_Logic_Symbol

Simualtion 측정 과정

[그림 3] 16x1 MUX_Logic_Test

Propertise 설정

 

[그림 4] VDD Propertises / VSS Propertises

[그림 5] VINA Propertises / VINB Propertises

[그림 6] VINC Propertises / VIND Propertises

[그림 7] VINE Propertises / VINF Propertises

[그림 7] VING Propertises / VINH Propertises

[그림 8] VINI Propertises / VINJ Propertises

[그림 9] VINK Propertises / VINL Propertises

[그림 10] VINM Propertises / VINN Propertises

[그림 11] VINO Propertises / VINP Propertises

[그림 12] S0 Propertises / S1 Propertises

[그림 13] S2 Propertises / S3 Propertises

Choosing Analyses 설정

[그림 14] Choosing Analyses 설정

 

Simualtion

[그림 15] 16x1MUX_Logic_Simulation A~L

[그림 16] 16x1MUX_Logic_Simulation E~P

[그림 17] 16x1MUX_Logic_Simulation S0~S3, VOUT

Layout

[그림 18] 16x1MUX_Logic_Layout

• Layout size :  가로 11.07 µm
                          세로  67.63  µm
                           11.07 * 67.63  = 748.66 µm^2
  
  
• Transistor  210 개 사용