[Digital Logic Gate]_Universal Shift Register

Schematic

[그림 1] Universal Shift Register_Schematic

Simualtion

[그림 2] Universal Shift Register _Simulation

 

[그림 3] USR based TG D-FF [Delay]

• 그래프를 보면, 약 7GHz까지는 주파수가 증가함에 따라 Delay가 점차 감소하는 경향을 보입니다.

[그림 4] USR based TG D-FF [Delay – Monte Carlo]

[그림 5] USR based TG D-FF _IN0/OUT0 [Delay – Monte Carlo]

 

[그림 6] USR based TG D-FF _IN1/OUT1 [Delay – Monte Carlo]

 

[그림 7] USR based TG D-FF _IN2/OUT2 [Delay – Monte Carlo]

 

[그림 8] USR based TG D-FF _IN3/OUT3 [Delay – Monte Carlo]

 

[그림 9] USR based TG D-FF [Power]

 

[그림 10] USR based TG D-FF [Power – Monte Carlo] _ 131.589uW

Layout

[그림 11] 4BIT_ADDER_SUBTRACTOR _Layout

 

• Layout size : 가로  52.45 µm
                        세로 10.81 µm
                            10.81 * 52.45   = 566.984  µm^2

결론

	Transmission Gate - DFF	NAND DFF
#TR	24	34
Power(uW)	51.8708	52.9955
Delay(ns)	1.04094	1.09122

DRC

[그림 12] Universal Shift Register _DRC

LVS

[그림 13] Universal Shift Register _LVS