[Digital Logic Gate]_8x1Multiplexer_Logic

Schematic

[그림 1] 8x1MUX_Logic_Schematic

Symbol

[그림 2] 8x1 MUX_Logic_Symbol

 

Simualtion 측정 과정

[그림 3] 8x1MUX_Logic_TEST

 

 

 

Propertise 설정

[그림 4] VDD Properties / VSS Propertises

[그림 5] VINA Properties / VINB Propertises

[그림 6] VINC Properties / VIND Propertises

[그림 7] VINE Properties / VINF Propertises

[그림 8] VING Properties / VINH Propertises

 

Choosing Analyses 설정

[그림 9] Choosing Analyses 설정

 

Simualtion

[그림 10] 8x1MUX_Logic_Simulation

 

 

Layout

[그림 11] 8x1MUX_Logic_Layout

 

• Layout size :  가로   31.73  µm
                          세로  9.075  µm
                            31.73 * 9.075 = 287.95 µm^2
  
  
• Transistor  98 개 사용